雖然在編碼方式和芯片內(nèi)部做了很多工作，但是傳輸鏈路的損耗仍然是巨大的挑戰(zhàn)，特 別是當(dāng)采用比較便宜的PCB板材時(shí)，就不得不適當(dāng)減少傳輸距離和鏈路上的連接器數(shù)量。 在PCIe3.0的8Gbps速率下，還有可能用比較便宜的FR4板材在大約20英寸的傳輸距離 加2個(gè)連接器實(shí)現(xiàn)可靠信號(hào)傳輸。在PCle4.0的16Gbps速率下，整個(gè)16Gbps鏈路的損耗 需要控制在-28dB @8GHz以內(nèi)，其中主板上芯片封裝、PCB/過孔走線、連接器的損耗總 預(yù)算為-20dB@8GHz,而插卡上芯片封裝、PCB/過孔走線的損耗總預(yù)算為-8dB@8GHz。

整個(gè)鏈路的長(zhǎng)度需要控制在12英寸以內(nèi)，并且鏈路上只能有一個(gè)連接器。如果需要支持更 長(zhǎng)的傳輸距離或者鏈路上有更多的連接器，則需要在鏈路中插入Re-timer芯片對(duì)信號(hào)進(jìn)行 重新整形和中繼。圖4.6展示了典型的PCle4.0的鏈路模型以及鏈路損耗的預(yù)算，圖中各 個(gè)部分的鏈路預(yù)算對(duì)于設(shè)計(jì)和測(cè)試都非常重要，對(duì)于測(cè)試部分的影響后面會(huì)具體介紹。 PCI-E 3.0測(cè)試發(fā)送端變化；校準(zhǔn)PCI-E測(cè)試維修價(jià)格

如前所述，在PCle4.0的主板和插卡測(cè)試中，PCB、接插件等傳輸通道的影響是通過測(cè) 試夾具進(jìn)行模擬并且需要慎重選擇ISI板上的測(cè)試通道，而對(duì)端接收芯片封裝對(duì)信號(hào)的影 響是通過軟件的S參數(shù)嵌入進(jìn)行模擬的。測(cè)試過程中需要用示波器軟件或者PCI-SIG提 供的測(cè)試軟件把這個(gè)S參數(shù)文件的影響加到被測(cè)波形上。

PCIe4.0信號(hào)質(zhì)量分析可以采用兩種方法： 一種是使用PCI-SIG提供的Sigtest軟件 做手動(dòng)分析，另一種是使用示波器廠商提供的軟件進(jìn)行自動(dòng)測(cè)試。 設(shè)備PCI-E測(cè)試多端口矩陣測(cè)試走pcie通道的M.2接口必定是支持NVME協(xié)議的嗎？

隨著數(shù)據(jù)速率的提高，芯片中的預(yù)加重和均衡功能也越來越復(fù)雜。比如在PCle 的1代和2代中使用了簡(jiǎn)單的去加重(De-emphasis)技術(shù)，即信號(hào)的發(fā)射端(TX)在發(fā)送信 號(hào)時(shí)對(duì)跳變比特(信號(hào)中的高頻成分)加大幅度發(fā)送，這樣可以部分補(bǔ)償傳輸線路對(duì)高 頻成分的衰減，從而得到比較好的眼圖。在1代中采用了-3.5dB的去加重，2代中采用了 -3.5dB和-6dB的去加重。對(duì)于3代和4代技術(shù)來說，由于信號(hào)速率更高，需要采用更加 復(fù)雜的去加重技術(shù)，因此除了跳變比特比非跳變比特幅度增大發(fā)送以外，在跳變比特的前 1個(gè)比特也要增大幅度發(fā)送，這個(gè)增大的幅度通常叫作Preshoot。為了應(yīng)對(duì)復(fù)雜的鏈路環(huán)境，

·TransactionProtocolTesting(傳輸協(xié)議測(cè)試):用于檢查設(shè)備傳輸層的協(xié)議行為?！latformBIOSTesting(平臺(tái)BIOS測(cè)試):用于檢查主板BIOS識(shí)別和配置PCIe外設(shè)的能力。對(duì)于PCIe4.0來說，針對(duì)之前發(fā)現(xiàn)的問題以及新增的特性，替換或增加了以下測(cè)試項(xiàng)目·InteroperabilityTesting(互操作性測(cè)試):用于檢查主板和插卡是否能夠訓(xùn)練成雙方都支持的比較高速率和比較大位寬(Re-timer要和插卡一起測(cè)試)?！aneMargining(鏈路裕量測(cè)試):用于檢查接收端的鏈路裕量掃描功能。其中，針對(duì)電氣特性測(cè)試，又有專門的物理層測(cè)試規(guī)范，用于規(guī)定具體的測(cè)試項(xiàng)目和測(cè)試方法。表4.2是針對(duì)PCIe4.0的主板或插卡需要進(jìn)行的物理層測(cè)試項(xiàng)目,其中灰色背景的測(cè)試項(xiàng)目都涉及鏈路協(xié)商功能。PCI-E X16,PCI-E 2.0,PCI-E 3.0插口區(qū)別是什么？

在物理層方面，PCIe總線采用多對(duì)高速串行的差分信號(hào)進(jìn)行雙向高速傳輸，每對(duì)差分  線上的信號(hào)速率可以是第1代的2 . 5Gbps、第2代的5Gbps、第3代的8Gbps、第4代的  16Gbps、第5代的32Gbps,其典型連接方式有金手指連接、背板連接、芯片直接互連以及電  纜連接等。根據(jù)不同的總線帶寬需求，其常用的連接位寬可以選擇x1、x4、x8、x16等。如  果采用×16連接以及第5代的32Gbps速率，理論上可以支持約128GBps的雙向總線帶寬。 另外，2019年P(guān)CI-SIG宣布采用PAM-4技術(shù)，單Lane數(shù)據(jù)速率達(dá)到64Gbps的第6代標(biāo)  準(zhǔn)規(guī)范也在討論過程中。列出了PCIe每一代技術(shù)發(fā)展在物理層方面的主要變化。PCI-E3.0定義了11種發(fā)送端的預(yù)加重設(shè)置，實(shí)際應(yīng)用中應(yīng)該用那個(gè)？貴州通信PCI-E測(cè)試

高速串行技術(shù)(二)之(PCIe中的基本概念)；校準(zhǔn)PCI-E測(cè)試維修價(jià)格

另外，在PCIe4 .0發(fā)送端的LinkEQ以及接收容限等相關(guān)項(xiàng)目測(cè)試中，都還需要用到能 與被測(cè)件進(jìn)行動(dòng)態(tài)鏈路協(xié)商的高性能誤碼儀。這些誤碼儀要能夠產(chǎn)生高質(zhì)量的16Gbps信  號(hào)、能夠支持外部100MHz參考時(shí)鐘的輸入、能夠產(chǎn)生PCIe測(cè)試需要的不同Preset的預(yù)加  重組合，同時(shí)還要能夠?qū)敵龅男盘?hào)進(jìn)行抖動(dòng)和噪聲的調(diào)制，并對(duì)接收回來的信號(hào)進(jìn)行均 衡、時(shí)鐘恢復(fù)以及相應(yīng)的誤碼判決，在進(jìn)行測(cè)試之前還需要能夠支持完善的鏈路協(xié)商。17是 一 個(gè)典型的發(fā)射機(jī)LinkEQ測(cè)試環(huán)境。由于發(fā)送端與鏈路協(xié)商有關(guān)的測(cè)試項(xiàng)目  與下面要介紹的接收容限測(cè)試的連接和組網(wǎng)方式比較類似，所以細(xì)節(jié)也可以參考下面章節(jié)  內(nèi)容，其相關(guān)的測(cè)試軟件通常也和接收容限的測(cè)試軟件集成在一起。校準(zhǔn)PCI-E測(cè)試維修價(jià)格

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