數(shù)字信號(hào)的時(shí)鐘分配(ClockDistribution)

前面講過(guò)，對(duì)于數(shù)字電路來(lái)說(shuō)，目前絕大部分的場(chǎng)合都是采用同步邏輯電路，而同步邏輯電路中必不可少的就是時(shí)鐘。數(shù)字信號(hào)的可靠傳輸依賴于準(zhǔn)確的時(shí)鐘采樣，一般情況下發(fā)送端和接收端都需要使用相同頻率的工作時(shí)鐘才可以保證數(shù)據(jù)不會(huì)丟失(有些特殊的應(yīng)用中收發(fā)端可以采用大致相同頻率工作時(shí)鐘，但需要在數(shù)據(jù)格式或協(xié)議層面做些特殊處理)。為了把發(fā)送端的時(shí)鐘信息傳遞到接收端以進(jìn)行正確的信號(hào)采樣，數(shù)字總線采用的時(shí)鐘分配方式大體上可以分為3類，即并行時(shí)鐘、嵌入式時(shí)鐘、前向時(shí)鐘，各有各的應(yīng)用領(lǐng)域。 數(shù)字信號(hào)帶寬用每bit占用的時(shí)間間隔的倒數(shù)來(lái)近似表示，傳輸速率的單位是bit/s，傳輸速率=傳輸信號(hào)的帶寬。中國(guó)香港數(shù)字信號(hào)測(cè)試調(diào)試

(3)時(shí)間偏差的衡量方法。由于信號(hào)邊沿的時(shí)間偏差可能是由于各種因素造成的，有隨機(jī)的噪聲，還有確定性的干擾。所以這個(gè)時(shí)間偏差通常不是一個(gè)恒定值，而是有一定的統(tǒng)計(jì)分布，在不同的應(yīng)用場(chǎng)合這個(gè)測(cè)量的結(jié)果可能是用有效值(RMS)衡量，也可能是用峰-峰值(peak-peak)衡量，更復(fù)雜的場(chǎng)合還會(huì)對(duì)這個(gè)時(shí)間偏差的各個(gè)成分進(jìn)行分解和估計(jì)。因此抖動(dòng)的精確測(cè)量需要大量的樣本以及復(fù)雜的算法。對(duì)抖動(dòng)進(jìn)行衡量和測(cè)量時(shí)，需要特別注意的是，即使對(duì)于同一個(gè)信號(hào)，如果用不同的方法進(jìn)行衡量，得到的抖動(dòng)測(cè)量結(jié)果也可能不一樣，下面是幾種常用的抖動(dòng)測(cè)量項(xiàng)目。自動(dòng)化數(shù)字信號(hào)測(cè)試PCI-E測(cè)試數(shù)字信號(hào)處理技術(shù)經(jīng)過(guò)幾十年的發(fā)展已經(jīng)相當(dāng)成熟，目前在很多領(lǐng)域都有著寬敞的應(yīng)用。

為了提高串行數(shù)據(jù)傳輸?shù)目煽啃?，現(xiàn)在很多更高速率的數(shù)字接口采用對(duì)數(shù)據(jù)進(jìn)行編碼后再做并/串轉(zhuǎn)換的方式。編碼的方式有很多，如8b/9b編碼、8b/10b編碼、64b/66b編碼、128b/130b編碼等，下面以當(dāng)下流行的ANSI8b/10b編碼為例進(jìn)行介紹。

在ANSI8b/10b編碼方式中，8bit的數(shù)據(jù)先通過(guò)相應(yīng)的編碼規(guī)則轉(zhuǎn)換成10bit的數(shù)據(jù)，再進(jìn)行并/串轉(zhuǎn)換；接收端收到信號(hào)后先把串行數(shù)據(jù)進(jìn)行串/并轉(zhuǎn)換得到10bit的數(shù)據(jù)，再通過(guò)10bit到8bit的解碼得到原始傳輸?shù)?bit數(shù)據(jù)。因此，如果發(fā)送端并行側(cè)的數(shù)據(jù)速率是8bit×100Mbps,通過(guò)8b/10b編碼和并/串轉(zhuǎn)換后的串行側(cè)的數(shù)據(jù)速率就是1bit×1Gbps。8b/10b編碼方法早由IBM發(fā)明，后來(lái)成為ANSI標(biāo)準(zhǔn)的一部分(ANSIX3.230-1994,clause11),并在通信和計(jì)算機(jī)總線上廣泛應(yīng)用。表1.1是ANSI8b/10b編碼表的一部分，以數(shù)據(jù)0x00為例，

通常情況下預(yù)加重技術(shù)使用在信號(hào)的發(fā)送端，通過(guò)預(yù)先對(duì)信號(hào)的高頻分量進(jìn)行增強(qiáng)來(lái) 補(bǔ)償傳輸通道的損耗。預(yù)加重技術(shù)由于實(shí)現(xiàn)起來(lái)相對(duì)簡(jiǎn)單，所以在很多數(shù)據(jù)速率超過(guò) 1Gbps 的總線中使用，比如PCle,SATA 、USB3 .0 、Displayport等總線中都有使用。當(dāng) 信號(hào)速率進(jìn)一步提高以后，傳輸通道的高頻損耗更加嚴(yán)重，靠發(fā)送端的預(yù)加重已經(jīng)不太 夠用，所以很多高速總線除了對(duì)預(yù)加重的階數(shù)進(jìn)一步提高以外，還會(huì)在接收端采用復(fù)雜的均 衡技術(shù)，比如PCle3.0 、SATA Gen3 、USB3.0 、Displayport HBR2 、10GBase-KR等總線中都 在接收端采用了均衡技術(shù)。采用了這些技術(shù)后，F(xiàn)R-4等傳統(tǒng)廉價(jià)的電路板材料也可以應(yīng)用 于高速的數(shù)字信號(hào)傳輸中，從而節(jié)約了系統(tǒng)實(shí)現(xiàn)的成本。數(shù)字信號(hào)的預(yù)加重（Pre-emphasis）;

采用這種時(shí)鐘恢復(fù)方式后，由于CDR能跟蹤數(shù)據(jù)中的 一 部分低頻抖動(dòng)，所以數(shù)據(jù)傳輸 中增加的低頻抖動(dòng)對(duì)于接收端采樣影響不大，因此更適于長(zhǎng)距離傳輸。(不過(guò)由于受到環(huán)路 濾波器帶寬的限制，數(shù)據(jù)線上的高頻抖動(dòng)仍然會(huì)對(duì)接收端采樣產(chǎn)生比較大的影響。)

采用嵌入式時(shí)鐘的缺點(diǎn)在于電路的復(fù)雜度增加，而且由于數(shù)據(jù)編碼需要一些額外開(kāi)銷，降低了總線效率。

隨著技術(shù)的發(fā)展，一些對(duì)總線效率要求更高的應(yīng)用中開(kāi)始采用另一種時(shí)鐘分配方式，即前向時(shí)鐘(ForwardClocking)。前向時(shí)鐘的實(shí)現(xiàn)得益于DLL(DelayLockedLoop)電路的成熟。DLL電路比較大的好處是可以很方便地用成熟的CMOS工藝大量集成，而且不會(huì)增加抖動(dòng)。

一個(gè)前向時(shí)鐘的典型應(yīng)用，總線仍然有單獨(dú)的時(shí)鐘傳輸通路，而與傳統(tǒng)并行總線所不同的是接收端每條信號(hào)路徑上都有一個(gè)DLL電路。電路開(kāi)始工作時(shí)可以有一個(gè)訓(xùn)練的過(guò)程，接收端的DLL在訓(xùn)練過(guò)程中可以根據(jù)每條鏈路的時(shí)延情況調(diào)整時(shí)延，從而保證每條數(shù)據(jù)線都有充足的建立/保持時(shí)間。 數(shù)字信號(hào)處理系統(tǒng)架構(gòu)分析；測(cè)量數(shù)字信號(hào)測(cè)試維修價(jià)格

對(duì)于一個(gè)數(shù)字信號(hào)，要進(jìn)行可靠的0、1信號(hào)傳輸，就必須滿足一定的電平、幅度、時(shí)序等標(biāo)準(zhǔn)的要求。中國(guó)香港數(shù)字信號(hào)測(cè)試調(diào)試

簡(jiǎn)單的去加重實(shí)現(xiàn)方法是把輸出信號(hào)延時(shí)一個(gè)或多個(gè)比特后乘以一個(gè)加權(quán)系數(shù)并和 原信號(hào)相加。一個(gè)實(shí)現(xiàn)4階去加重的簡(jiǎn)單原理圖。

去加重方法實(shí)際上壓縮了信號(hào)直流電平的幅度，去加重的比例越大，信號(hào)直流電平被壓縮得越厲害，因此去加重的幅度在實(shí)際應(yīng)用中一般很少超過(guò)-9.5dB。做完預(yù)加重或者去加重的信號(hào)，如果在信號(hào)的發(fā)送端(TX)直接觀察，并不是理想的眼圖。圖1.31所示是在發(fā)送端看到的一個(gè)帶-3.5dB預(yù)加重的10Gbps的信號(hào)眼圖，從中可以看到有明顯的“雙眼皮”現(xiàn)象。 中國(guó)香港數(shù)字信號(hào)測(cè)試調(diào)試

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