數(shù)字信號的預(yù)加重(Pre-emphasis)

如前所述，很多常用的電路板材料或者電纜在高頻時都會呈現(xiàn)出高損耗的特性。目前的高速串行總線速度不斷提升，使得流行的電路板材料達到極限從而對信號有較大的損耗，這可能導(dǎo)致接收端的信號極其惡劣以至于無法正確還原和解碼信號，從而出現(xiàn)傳輸誤碼。如果我們觀察高速的數(shù)字信號經(jīng)過長的傳輸通道傳輸后到達接收端的眼圖，它可能是閉合的或者接近閉合的。因此工程師可以有兩種選擇：一種是在設(shè)計中使用較為昂貴的電路板材料；另一種是仍然沿用現(xiàn)有材料，但采用某種技術(shù)來補償傳輸通道的損耗影響?？紤]到在高速率的情況下低損耗的電路板材料和電纜的成本過高，我們通常會優(yōu)先嘗試相應(yīng)的信號補償技術(shù)，預(yù)加重(Pre-emphasis)和均衡就是高速數(shù)字電路中常用的兩種信號補償技術(shù)。
上升時間是數(shù)字信號另一個非常關(guān)鍵的參數(shù)，它反映了一個數(shù)字信號在電平切換時邊沿變化的快慢。河南數(shù)字信號測試故障

對于典型的3.3V的低電壓TTL(LVTTL)信號來說，判決閾值的下限是0.8V,判決閾 值的上限是2.0V。正是由于判決閾值的存在，使得數(shù)字信號相對于模擬信號來說有更高的 可靠性和抗噪聲的能力。比如對于3.3V的LVTTL信號來說，當信號輸出電壓為0V時， 只要噪聲或者干擾的幅度不超過0.8V,就不會把邏輯狀態(tài)由0誤判為1;同樣，當信號輸出  電壓為3.3V時，只要噪聲或者干擾的幅度不會使信號電壓低于2.0V,就不會把邏輯狀態(tài)  由1誤判為0。

從上面的例子可以看到，數(shù)字信號抗噪聲和干擾的能力是比較強的。但也需要注意，這 個“強”是相對的，如果噪聲或干擾的影響使得信號的電壓超出了其正常邏輯的判決區(qū)間，數(shù)字信號也仍然有可能產(chǎn)生錯誤的數(shù)據(jù)傳輸。在許多場合，我們對數(shù)字信號質(zhì)量進行分析和 測試的基本目的就是要保證其信號電平在進行采樣時滿足基本的邏輯判決條件。 信號完整性測試數(shù)字信號測試故障數(shù)字信號的波形分析（Waveform Analysis）;

值得注意的是，在同步電路中，如果要得到穩(wěn)定的邏輯狀態(tài)，對于采樣時鐘和信號間的時序關(guān)系是有要求的。比如，如果時鐘的有效邊沿正好對應(yīng)到數(shù)據(jù)的跳變區(qū)域附近，可能會采樣到不可靠的邏輯狀態(tài)。數(shù)字電路要得到穩(wěn)定的邏輯狀態(tài)，通常都要求在采樣時鐘有效邊沿到來時被采信號已經(jīng)提前建立一個新的邏輯狀態(tài)，這個提前的時間通常稱為建立時間(SetupTime);同樣，在采樣時鐘的有效邊沿到來后，被采信號還需要保持這個邏輯狀態(tài)一定時間以保證采樣數(shù)據(jù)的穩(wěn)定，這個時間通常稱為保持時間(HoldTime)。如圖1.6所示是一個典型的D觸發(fā)器對建立和保持時間的要求。Data信號在CLK信號的有效邊沿到來t、前必須建立穩(wěn)定的邏輯狀態(tài)，在CLK有效邊沿到來后還要保持當前邏輯狀態(tài)至少tn這么久，否則有可能造成數(shù)據(jù)采樣的錯誤。

數(shù)字信號并行總線與串行總線(Parallel and Serial Bus)

雖然隨著技術(shù)的發(fā)展，現(xiàn)代的數(shù)字芯片已經(jīng)集成了越來越多的功能，但是對于稍微復(fù)雜  一點的系統(tǒng)來說，很多時候單獨一個芯片很難完成所有的工作，這就需要和其他芯片配合起  來工作。比如現(xiàn)在的CPU的處理能力越來越強，很多CPU內(nèi)部甚至集成了顯示處理的功  能，但是仍然需要配合外部的內(nèi)存芯片來存儲臨時的數(shù)據(jù)，需要配合橋接芯片擴展硬盤、 USB等接口；現(xiàn)代的FPGA內(nèi)部也可以集成CPU、DSP、RAM、高速收發(fā)器等，但有些  場合可能還需要配合用的DSP來進一步提高浮點處理效率，配合額外的內(nèi)存芯片來擴展  存儲空間，配合用的物理層芯片來擴展網(wǎng)口、USB等，或者需要多片F(xiàn)PGA互連來提高處  理能力。所有這一切，都需要用到相應(yīng)的總線來實現(xiàn)多個數(shù)字芯片間的互連。如果我們把  各個功能芯片想象成人體的各個功能，總線就是血脈和經(jīng)絡(luò)，通過這些路徑，各個功能  模塊間才能進行有效的數(shù)據(jù)交換和協(xié)同工作。 高速數(shù)字接口原理與測試；

對于并行總線來說，更致命的是這種總線上通常掛有多個設(shè)備，且讀寫共用，各種信號分叉造成的反射問題使得信號質(zhì)量進一步惡化。

為了解決并行總線占用尺寸過大且對布線等長要求過于苛刻的問題，隨著芯片技術(shù)的發(fā)展和速度的提升，越來越多的數(shù)字接口開始采用串行總線。所謂串行總線，就是并行的數(shù)據(jù)在總線上不再是并行地傳輸，而是時分復(fù)用在一根或幾根線上傳輸。比如在并行總線上 傳輸1Byte的數(shù)據(jù)寬度需要8根線，而如果把這8根線上的信號時分復(fù)用在一根線上就可 以減少需要的走線數(shù)量，同時也不需要再考慮8根線之間的等長關(guān)系。 模擬信號和數(shù)字信號之間的區(qū)別嗎？河南數(shù)字信號測試故障

數(shù)字信號是離散的。它的幅度被限制在一個確定的值。河南數(shù)字信號測試故障

我們經(jīng)常使用到的總線根據(jù)數(shù)據(jù)傳輸方式的不同，可以分為并行總線和串行總線。

并行總線是數(shù)字電路中早也是普遍采用的總線結(jié)構(gòu)。在這種總線上，數(shù)據(jù)線、地址線、控制線等都是并行傳輸，比如要傳輸8位的數(shù)據(jù)寬度，就需要8根數(shù)據(jù)信號線同時傳輸；如果要傳輸32位的數(shù)據(jù)寬度，就需要32根數(shù)據(jù)信號線同時傳輸。除了數(shù)據(jù)線以外，如果要尋址比較大的地址空間，還需要很多根地址線的組合來不同的地址空間。圖1.7是一個典型的微處理器的并行總線的工作時序，其中包含了1根時鐘線、16根數(shù)據(jù)線、16根地址線以及一些讀寫控制信號。 河南數(shù)字信號測試故障

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