基本上可以看到數(shù)字信號的頻域分量大部分集中在1/7U,這個頻率以下，我們可以將這個頻率稱之為信號的帶寬，工程上可以近似為0.35/0,當(dāng)對設(shè)計要求嚴(yán)格的時候，也可近似為0.5/rro

也就是說，疊加信號帶寬（0.35/。）以下的頻率分量基本上可以復(fù)現(xiàn)邊沿時間是tr的數(shù)字時;域波形信號。這個頻率通常也叫作轉(zhuǎn)折頻率或截止頻率（Fknee或cutofffrequency）

*信號的能量大部分集中在信號帶寬以下，意味著我們在考慮這個信號的傳輸效應(yīng)時，主要關(guān)注比較高頻率可以到信號的帶寬。

所以，假如在數(shù)字信號的傳輸過程中可以保證在信號的帶寬（0.35億）以下的頻率分量（模擬信號）經(jīng)過互連路徑的質(zhì)量，則我們可以保證接收到比較完整的數(shù)字信號。

然而，我們會在下面看到在考慮信號完整性問題時由于傳輸路徑阻抗不連續(xù)對信號的反射，損耗隨頻率的增加而增加的特性等因素，這些頻率分量在傳輸時會有畸變，從而造成接收到的各個頻率的分量疊加在時并不能完全保證復(fù)現(xiàn)原有的時域的數(shù)字信號。 什么是模擬信號和數(shù)字信號是什么。湖南DDR測試數(shù)字信號測試

數(shù)字信號的建立/保持時間(Setup/HoldTime)

不論數(shù)字信號的上升沿是陡還是緩，在信號跳變時總會有一段過渡時間處于邏輯判決閾值的上限和下限之間，從而造成邏輯的不確定狀態(tài)。更糟糕的是，通常的數(shù)字信號都不只一路，可能是多路信號一起傳輸來一些邏輯和功能狀態(tài)。這些多路信號之間由于電氣特性的不完全一致以及PCB走線路徑長短的不同，在到達(dá)其接收端時會存在不同的時延，時延的不同會進(jìn)一步增加邏輯狀態(tài)的不確定性。

由于我們感興趣的邏輯狀態(tài)通常是信號電平穩(wěn)定以后的狀態(tài)而不是跳變時所的狀態(tài)，所以現(xiàn)在大部分?jǐn)?shù)字電路采用同步電路，即系統(tǒng)中有一個統(tǒng)一的工作時鐘對信號進(jìn)行采樣。如圖1.5所示，雖然信號在跳變過程中可能會有不確定的邏輯狀態(tài)，但是若我們只在時鐘CLK的上升沿對信號進(jìn)行判決采樣，則得到的就是穩(wěn)定的邏輯狀態(tài)。 湖南DDR測試數(shù)字信號測試模擬信號和數(shù)字信號的相互轉(zhuǎn)換；

要把并行的信號通過串行總線傳輸，一般需要對數(shù)據(jù)進(jìn)行并/串轉(zhuǎn)換。為了進(jìn)一步減少傳輸線的數(shù)量和提高傳輸距離，很多高速數(shù)據(jù)總線采用嵌入式時鐘和8b/10b的數(shù)據(jù)編碼方式。8b/10b編碼由于直流平衡、支持AC耦合、可嵌入時鐘信息、抗共模干擾能力強(qiáng)、編解碼結(jié)構(gòu)相對簡單等優(yōu)點，在很多高速的數(shù)字總線如FiberChannel、PCIe、SATA、USB3.0、DisplayPort、XAUI、RapidIO等接口上得到廣泛應(yīng)用。圖1.20是一路串行的2.5Gbps的8b/10b編碼后的數(shù)據(jù)流以及相應(yīng)的解碼結(jié)果，從中可以明顯看到解出的K28.5等控制碼以及相應(yīng)的數(shù)據(jù)信息。

采用串行總線以后，就單根線來說，由于上面要傳輸原來多根線傳輸?shù)臄?shù)據(jù)，所以其工作速率一般要比相應(yīng)的并行總線高很多。比如以前計算機(jī)上的擴(kuò)展槽上使用的PCI總線采用并行32位的數(shù)據(jù)線，每根數(shù)據(jù)線上的數(shù)據(jù)傳輸速率是33Mbps,演變到PCle(PCI-express)的串行版本后每根線上的數(shù)據(jù)速率至少是2.5Gbps(PCIel.0代標(biāo)準(zhǔn)),現(xiàn)在PCIe的數(shù)據(jù)速率已經(jīng)達(dá)到了16Gbps(PCIe4.0代標(biāo)準(zhǔn))或32Gbps(PCIe5.0代標(biāo)準(zhǔn))。采用串行總線的另一個好處是在提高數(shù)據(jù)傳輸速率的同時節(jié)省了布線空間，芯片的功耗也降低了，所以在現(xiàn)代的電子設(shè)備中，當(dāng)需要進(jìn)行高速數(shù)據(jù)傳輸時，使用串行總線的越來越多。

數(shù)據(jù)速率提高以后，對于阻抗匹配、線路損耗和抖動的要求就更高，稍不注意就很容易產(chǎn)生信號質(zhì)量的問題。圖1.10是一個典型的1Gbps的信號從發(fā)送端經(jīng)過芯片封裝、PCB、連接器、背板傳輸?shù)浇邮斩说男盘柭窂?，可以看到在發(fā)送端的接近理想的0、1跳變的數(shù)字信號到達(dá)接收端后由于高頻損耗、反射等的影響，信號波形已經(jīng)變得非常惡劣，所以串行總線的設(shè)計對于數(shù)字電路工程師來說是一個很大的挑戰(zhàn)。 模擬信號和數(shù)字信號的差異；

數(shù)字信號的時域和頻域

數(shù)字信號的頻率分量可以通過從時域到頻域的轉(zhuǎn)換中得到。首先我們要知道時域是真實世界，頻域是更好的用于做信號分析的一種數(shù)學(xué)手段，時域的數(shù)字信號可以通過傅里葉變換轉(zhuǎn)變?yōu)橐粋€個頻率點的正弦波的。這些正弦波就是對應(yīng)的數(shù)字信號的頻率分量。假如定義理想方波的邊沿時間為0,占空比50%的周期信號，其在傅里葉變換后各頻率分量振幅。

可見對于理想方波，其振幅頻譜對應(yīng)的正弦波頻率是基頻的奇數(shù)倍頻(在50%的占空比下)。奇次諧波的幅度是按1"下降的(/是頻率)，也就是-20dB/dec(-20分貝每十倍頻)。 數(shù)字信號的預(yù)加重（Pre-emphasis）;湖南DDR測試數(shù)字信號測試

數(shù)字信號處理系統(tǒng)經(jīng)歷了單片DSP處理器、多片DSP處理器并行工作的架構(gòu)模式。湖南DDR測試數(shù)字信號測試

建立時間和保持時間加起來的時間稱為建立/保持時間窗口，是接收端對于信號保持在 同一個邏輯狀態(tài)的**小的時間要求。數(shù)字信號的比特寬度如果窄于這個時間窗口就肯定無 法同時滿足建立時間和保持時間的要求，所以接收端對于建立/保持時間窗口大小的要求實 際上決定了這個電路能夠工作的比較高的數(shù)據(jù)速率。通常工 作速率高一些的芯片，很短的建 立時間、保持時間就可以保證電路可靠工作，而工作速率低一 些的芯片則會要求比較長的建 立時間和保持時間。

另外要注意的是， 一個數(shù)字電路能夠可靠工作的比較高數(shù)據(jù)速率不僅取決于接收端對于 建立/保持時間的要求，輸出端的上升時間過緩、輸出幅度偏小、信號和時鐘中有抖動、信號 有畸變等很多因素都會消耗信號建立/保持時間的裕量。因此一個數(shù)字電路能夠達(dá)到的比較高數(shù)據(jù)傳輸速率與發(fā)送芯片、接收芯片以及傳輸路徑都有關(guān)系。

建立時間和保持時間是數(shù)字電路非常重要的概念，是接收端可靠信號接收的**基本要 求，也是數(shù)字電路可靠工作的基礎(chǔ)?？梢哉f，大部分?jǐn)?shù)字信號的測量項目如數(shù)據(jù)速率、信號 幅度、眼圖、抖動等的測量都是為了間接保證信號滿足接收端對建立時間和保持時間的要 求，在以后章節(jié)的論述中我們可以慢慢體會。 湖南DDR測試數(shù)字信號測試

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