采用并行總線的另外一個(gè)問題在于總線的吞吐量很難持續(xù)提升。對(duì)于并行總線來說， 其總線吞吐量=數(shù)據(jù)線位數(shù)×數(shù)據(jù)速率。我們可以通過提升數(shù)據(jù)線的位數(shù)來提高總線吞吐  量，也可以通過提升數(shù)據(jù)速率來提高總線吞吐量。以個(gè)人計(jì)算機(jī)中曾經(jīng)非常流行的PCI總  線為例，其**早推出時(shí)總線是32位的數(shù)據(jù)線，工作時(shí)鐘頻率是33MHz,其總線吞吐量=  32bit×33MHz;后來為了提升其總線吞吐量推出的PCI-X總線，把總線寬度擴(kuò)展到64位， 工作時(shí)鐘頻率比較高提升到133MHz,其總線吞吐量=64bit×133MHz。是PCI插槽  和PCI-X插槽的一個(gè)對(duì)比，可以看到PCI-X由于使用了更多的數(shù)據(jù)線，其插槽更長。

但是隨著人們對(duì)于總線吞吐量要求的不斷提高，這種提升總線帶寬的方式遇到了瓶頸。首先由于芯片尺寸和布線空間的限制，64位數(shù)據(jù)寬度已經(jīng)幾乎是極限了。另外，這64根數(shù)據(jù)線共用一個(gè)采樣時(shí)鐘，為了保證所有的信號(hào)都滿足其建立保持時(shí)間的要求，在PCB上布線、換層、拐彎時(shí)需要保證精確等長。而總線工作速率越高，對(duì)于各條線的等長要求就越高，對(duì)于這么多根信號(hào)要實(shí)現(xiàn)等長的布線是很難做到的。

用邏輯分析儀采集到的一個(gè)實(shí)際的8位總線的工作時(shí)序，可以看到在數(shù)據(jù)從0x00跳變到0xFF狀態(tài)過程中，這8根線實(shí)際并不是精確一起跳變的。 數(shù)字信號(hào)抖動(dòng)的成因（Root Cause of Jitter）;陜西多端口矩陣測(cè)試數(shù)字信號(hào)測(cè)試

時(shí)域數(shù)字信號(hào)轉(zhuǎn)換得到的頻域信號(hào)如果起來，則可以復(fù)現(xiàn)原來的時(shí)域信號(hào)。

描繪了直流頻率分量加上基頻頻率分量與直流頻域分量加上基頻和3倍頻頻率分量，以及5倍頻率分量成的時(shí)域信號(hào)之間的差別，我們可以看到不同頻域分量的所造成的時(shí)域信號(hào)邊沿的差別。頻域里包含的頻域分量越多，這些頻域分量成的時(shí)域信號(hào)越接近 真實(shí)的數(shù)字信號(hào)，高頻諧波分量主要影響信號(hào)邊沿時(shí)間，低頻的分量影響幅度。當(dāng)然，如果 時(shí)域數(shù)字信號(hào)轉(zhuǎn)變岀的一個(gè)個(gè)頻率點(diǎn)的正弦波都疊加起來，則可以完全復(fù)現(xiàn)原來的時(shí)域 數(shù)字信號(hào)。其中復(fù)原信號(hào)的不連續(xù)點(diǎn)的震蕩被稱為吉布斯震蕩現(xiàn)象。 陜西多端口矩陣測(cè)試數(shù)字信號(hào)測(cè)試數(shù)字信號(hào)的波形分析（Waveform Analysis）;

要把并行的信號(hào)通過串行總線傳輸，一般需要對(duì)數(shù)據(jù)進(jìn)行并/串轉(zhuǎn)換。為了進(jìn)一步減少傳輸線的數(shù)量和提高傳輸距離，很多高速數(shù)據(jù)總線采用嵌入式時(shí)鐘和8b/10b的數(shù)據(jù)編碼方式。8b/10b編碼由于直流平衡、支持AC耦合、可嵌入時(shí)鐘信息、抗共模干擾能力強(qiáng)、編解碼結(jié)構(gòu)相對(duì)簡單等優(yōu)點(diǎn)，在很多高速的數(shù)字總線如FiberChannel、PCIe、SATA、USB3.0、DisplayPort、XAUI、RapidIO等接口上得到廣泛應(yīng)用。圖1.20是一路串行的2.5Gbps的8b/10b編碼后的數(shù)據(jù)流以及相應(yīng)的解碼結(jié)果，從中可以明顯看到解出的K28.5等控制碼以及相應(yīng)的數(shù)據(jù)信息。

理想的跳變位置。抖動(dòng)是個(gè)相對(duì)的時(shí)間量，怎么確定信號(hào)的理想的跳變位置對(duì)于 抖動(dòng)的測(cè)量結(jié)果有很關(guān)鍵的影響。對(duì)于時(shí)鐘信號(hào)的測(cè)量，我們通常關(guān)心的是時(shí)鐘信號(hào)是否 精確地等間隔，因此這個(gè)理想位置通常是從被測(cè)信號(hào)中提取的一個(gè)等周期分布時(shí)鐘的跳變 沿；而對(duì)于數(shù)據(jù)信號(hào)的測(cè)量，我們關(guān)心的是這個(gè)信號(hào)相對(duì)于其時(shí)鐘的位置跳變，因此這個(gè)理 想跳變位置就是其時(shí)鐘有效沿的跳變位置。對(duì)于很多采用嵌入式時(shí)鐘的高速數(shù)字電路來 說，由于沒有專門的時(shí)鐘傳輸通道，情況要更復(fù)雜一些，這時(shí)的理想跳變位置通常是指用一 個(gè)特定的時(shí)鐘恢復(fù)電路(可能是硬件的也可能是軟件的)從數(shù)據(jù)中恢復(fù)出的時(shí)鐘的有效跳 變沿。模擬信號(hào)和數(shù)字信號(hào)的相互轉(zhuǎn)換；

數(shù)字信號(hào)基礎(chǔ)單端信號(hào)與差分信號(hào)(Single-end and Differential Signals)

數(shù)字總線大部分使用單端信號(hào)做信號(hào)傳輸，如TTL/CMOS信號(hào)都是單端信號(hào)。所謂單端信號(hào)，是指用一根信號(hào)線的高低電平的變化來進(jìn)行0、1信息的傳輸，這個(gè)電平的高低變化是相對(duì)于其公共的參考地平面的。單端信號(hào)由于結(jié)構(gòu)簡單，可以用簡單的晶體管電路實(shí)現(xiàn)，而且集成度高、功耗低，因此在數(shù)字電路中得到的應(yīng)用。是一個(gè)單端信號(hào)的傳輸模型。

當(dāng)信號(hào)傳輸速率更高時(shí)，為了減小信號(hào)的跳變時(shí)間和功耗，信號(hào)的幅度一般都會(huì)相應(yīng)減小。比如以前大量使用的5V的TTL信號(hào)現(xiàn)在使用越來越少，更多使用的是3.3V/2.5V/1.8V/1.5V/1.2V的LVTTL電平，但是信號(hào)幅度減小帶來的問題是對(duì)噪聲的容忍能力會(huì)變差一些。進(jìn)一步，很多數(shù)字總線現(xiàn)在需要傳輸更長的距離，從原來芯片間的互連變成板卡間的互連甚至設(shè)備間的互連，信號(hào)穿過不同的設(shè)備時(shí)會(huì)受到更多噪聲的干擾。更極端的情況是收發(fā)端的參考地平面可能也不是等電位的。因此，當(dāng)信號(hào)速率變高、傳輸距離變長后仍然使用單端的方式進(jìn)行信號(hào)傳輸會(huì)帶來很大的問題。圖1.12是一個(gè)受到嚴(yán)重共模噪聲干擾的單端信號(hào)，對(duì)于這種信號(hào)，無論接收端的電平判決閾值設(shè)置在哪里都可能造成信號(hào)的誤判。
數(shù)字此案好的上升時(shí)間（Rising Time）;陜西多端口矩陣測(cè)試數(shù)字信號(hào)測(cè)試

波形參數(shù)測(cè)試室數(shù)字信號(hào)測(cè)試常用的測(cè)量方法，隨著數(shù)字信號(hào)速率的提高，波形參數(shù)的測(cè)量方法越來越不適用了。陜西多端口矩陣測(cè)試數(shù)字信號(hào)測(cè)試

這種并/串轉(zhuǎn)換方法由于不涉及信號(hào)的編解碼，結(jié)構(gòu)簡單，效率較高，但是需要收發(fā)端進(jìn)行精確的時(shí)鐘同步以控制信號(hào)的復(fù)用和解復(fù)用操作，因此需要專門的時(shí)鐘傳輸通道，而且串行信號(hào)上一旦出現(xiàn)比較大的抖動(dòng)就會(huì)造成串/并轉(zhuǎn)換的錯(cuò)誤。

因此，這種簡單的并/串轉(zhuǎn)換方式一般用于比較關(guān)注傳輸效率的芯片間的短距離互連或者一些光端機(jī)信號(hào)的傳輸中。另外，由于信號(hào)沒有經(jīng)過任何編碼，信號(hào)中可能會(huì)出現(xiàn)比較長的連續(xù)的0或者連續(xù)的1,因此信號(hào)必須采用直流耦合方式，收發(fā)端一旦存在比較大的共模或地噪聲，會(huì)嚴(yán)重影響信號(hào)質(zhì)量，因此這種并/串轉(zhuǎn)換方式用于電信號(hào)傳輸時(shí)或者傳輸速率不太高(通常<1Gbps),或者傳輸距離不太遠(yuǎn)(通常<50cm)的場合。 陜西多端口矩陣測(cè)試數(shù)字信號(hào)測(cè)試

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