通常情況下預(yù)加重技術(shù)使用在信號的發(fā)送端，通過預(yù)先對信號的高頻分量進行增強來 補償傳輸通道的損耗。預(yù)加重技術(shù)由于實現(xiàn)起來相對簡單，所以在很多數(shù)據(jù)速率超過 1Gbps 的總線中使用，比如PCle,SATA 、USB3 .0 、Displayport等總線中都有使用。當(dāng) 信號速率進一步提高以后，傳輸通道的高頻損耗更加嚴重，靠發(fā)送端的預(yù)加重已經(jīng)不太 夠用，所以很多高速總線除了對預(yù)加重的階數(shù)進一步提高以外，還會在接收端采用復(fù)雜的均 衡技術(shù)，比如PCle3.0 、SATA Gen3 、USB3.0 、Displayport HBR2 、10GBase-KR等總線中都 在接收端采用了均衡技術(shù)。采用了這些技術(shù)后，F(xiàn)R-4等傳統(tǒng)廉價的電路板材料也可以應(yīng)用 于高速的數(shù)字信號傳輸中，從而節(jié)約了系統(tǒng)實現(xiàn)的成本。真實的數(shù)字信號頻譜；黑龍江數(shù)字信號測試保養(yǎng)

預(yù)加重是一種在發(fā)送端事先對發(fā)送信號的高頻分量進行補償?shù)姆椒ǎ@種方法的實現(xiàn)是通過增大信號跳變邊沿后個比特(跳變比特)的幅度(預(yù)加重)來完成的。比如對于一個00111的比特序列來說，做完預(yù)加重后序列里個1的幅度會比第二個和第三個1的幅度大。由于跳變比特了信號里的高頻分量，所以這種方法實際上提高了發(fā)送信號中高頻信號的能量。在實際實現(xiàn)時，有時并不是增加跳變比特的幅度，而是相應(yīng)減小非跳變比特的幅度，減小非跳變比特幅度的這種方法有時又叫去加重(De-emphasis)。圖1.26反映的是預(yù)加重后信號波形的變化。

對于預(yù)加重技術(shù)來說，其對信號改善的效果取決于其預(yù)加重的幅度的大小，預(yù)加重的幅度是指經(jīng)過預(yù)加重后跳變比特相對于非跳變比特幅度的變化。預(yù)加重幅度的計算公式如圖1.27所示。數(shù)字總線中經(jīng)常使用的預(yù)加重有3.5dB、6dB、9.5dB等。對于6dB的預(yù)加重來說，相當(dāng)于從發(fā)送端看，跳變比特的電壓幅度是非跳變比特電壓幅度的2倍。 校準數(shù)字信號測試銷售數(shù)字信號是由“0”和“1”。

數(shù)字信號的帶寬(Bandwidth)

在進行數(shù)字信號的分析和測試時，了解我們要分析的數(shù)字信號的帶寬是很重要的一點，它決定了我們進行電路設(shè)計時對PCB走線和傳輸介質(zhì)傳輸帶寬的要求，也決定了測試對儀表的要求。

數(shù)字信號的帶寬可以大概理解為數(shù)字信號的能量在頻域的一個分布范圍，由于數(shù)字信號不是正弦波，有很多高次諧波成分，所以其在頻域的能量分布是一個比較復(fù)雜的問題。

傳統(tǒng)上做數(shù)字電路設(shè)計的工程師習(xí)慣根據(jù)信號的5次諧波來估算帶寬，比如如果信號的數(shù)據(jù)速率是100Mbps,其快的0101的跳變波形相當(dāng)于50MHz的方波時鐘，這個方波時鐘的5次諧波成分是250MHz,因此信號的帶寬大概就在250MHz以內(nèi)。這種方法看起來很合理，因為5次諧波對于重建信號的基本波形形狀是非常重要的，但這種方法對于需要進行精確波形參數(shù)測量的場合來說就不太準確了。比如同樣是50MHz 的信號，如果上升沿很陡接近理想方波，其高次諧波能量就比較大；而如果上升沿很緩接近 正弦波，其高次諧波能量就很小。

很多經(jīng)典的處理器采用了并行的總線架構(gòu)。比如大家熟知的51單片機就采用了8根并行數(shù)據(jù)線和16根地址線；CPU的鼻祖——Intel公司的8086微處理器——**初推出時具有16根并行數(shù)據(jù)線和16根地址線；

現(xiàn)在很多嵌入式系統(tǒng)中多使用的ARM處理器則大部分使用32根數(shù)據(jù)線以及若干根地址線。并行總線的比較大好處是總線的邏輯時序比較簡單，電路實現(xiàn)起來比較容易；但是缺點也是非常明顯的，比如并行總線的信號線數(shù)量非常多，會占用大量的引腳和布線空間，因此芯片和PCB的尺寸很難實現(xiàn)小型化，特別是如果要用電纜進行遠距離傳輸時，由于信號線的數(shù)量非常多，使得電纜變得非常昂貴和笨重。 數(shù)字信號處理系統(tǒng)設(shè)計流程；

對于并行總線來說，更致命的是這種總線上通常掛有多個設(shè)備，且讀寫共用，各種信號分叉造成的反射問題使得信號質(zhì)量進一步惡化。

為了解決并行總線占用尺寸過大且對布線等長要求過于苛刻的問題，隨著芯片技術(shù)的發(fā)展和速度的提升，越來越多的數(shù)字接口開始采用串行總線。所謂串行總線，就是并行的數(shù)據(jù)在總線上不再是并行地傳輸，而是時分復(fù)用在一根或幾根線上傳輸。比如在并行總線上 傳輸1Byte的數(shù)據(jù)寬度需要8根線，而如果把這8根線上的信號時分復(fù)用在一根線上就可 以減少需要的走線數(shù)量，同時也不需要再考慮8根線之間的等長關(guān)系。 數(shù)字 信號處理系統(tǒng)的基本組成；校準數(shù)字信號測試銷售

模擬信號和數(shù)字信號的相互轉(zhuǎn)換；黑龍江數(shù)字信號測試保養(yǎng)

這種方法由于不需要單獨的時鐘走線，各對差分線可以采用各自的CDR電路，所以對各對線的等長要求不太嚴格(即使要求嚴格也很容易實現(xiàn)，因為走線數(shù)量減少，而且信號都是點對點傳輸)。為了把時鐘信息嵌在數(shù)據(jù)流里，需要對數(shù)據(jù)進行編碼，比較常用的編碼方式有ANSI的8b/10b編碼、64b/66b編碼、曼徹斯特編碼、特殊的數(shù)據(jù)編碼以及對數(shù)據(jù)進行加擾等。

嵌入式時鐘結(jié)構(gòu)的關(guān)鍵在于CDR電路，CDR的工作原理如圖1.17所示。CDR通常用一個PLL電路實現(xiàn)，可以從數(shù)據(jù)中提取時鐘。PLL電路通過鑒相器(PhaseDetector)比較輸入信號和本地VCO(壓控振蕩器)間的相差，并把相差信息通過環(huán)路濾波器(Filter)濾波后轉(zhuǎn)換成低頻的對VCO的控制電壓信號，通過不斷的比較和調(diào)整終實現(xiàn)本地VCO對輸入信號的時鐘鎖定。 黑龍江數(shù)字信號測試保養(yǎng)

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