要想得到零邊沿時間的理想方波，理論上是需要無窮大頻率的頻率分量。如果比較高只考慮到某個頻率點處的頻率分量，則來出的時域波形邊沿時間會蛻化，會使得邊沿時間增大。例如，一個頻率為500MHz的理想方波，其5次諧波分量是2500M,如果把5次諧波以內(nèi)所有分量成時域信號，貝U其邊沿時間大概是0.35/2500M=0.14ns,即140ps。

我們可以把數(shù)字信號假設為一個時間軸上無窮的梯形波的周期信號，它的傅里葉變換

對應于每個頻率點的正弦波的幅度，我們可以勾勒出虛線所示的頻譜包絡線， 可以看到它有兩個轉(zhuǎn)折頻率分別對應1/材和1/”（刁是半周期，。是邊沿時間）

從1/叫轉(zhuǎn)折頻率開始，頻譜的諧波分量是按I/?下降的，也就是-40dB/dec （-40分貝每 十倍頻，即每增大十倍頻率，諧波分量減小100倍）?？梢钥吹较鄬τ诶硐敕讲?，從這個頻 率開始，信號的諧波分量大大減小。 什么是模擬信號和數(shù)字信號是什么。自動化數(shù)字信號測試高速信號傳輸

對于并行總線來說，更致命的是這種總線上通常掛有多個設備，且讀寫共用，各種信號分叉造成的反射問題使得信號質(zhì)量進一步惡化。

為了解決并行總線占用尺寸過大且對布線等長要求過于苛刻的問題，隨著芯片技術(shù)的發(fā)展和速度的提升，越來越多的數(shù)字接口開始采用串行總線。所謂串行總線，就是并行的數(shù)據(jù)在總線上不再是并行地傳輸，而是時分復用在一根或幾根線上傳輸。比如在并行總線上 傳輸1Byte的數(shù)據(jù)寬度需要8根線，而如果把這8根線上的信號時分復用在一根線上就可 以減少需要的走線數(shù)量，同時也不需要再考慮8根線之間的等長關(guān)系。 自動化數(shù)字信號測試高速信號傳輸數(shù)字總線采用的時鐘 分配方式大體上可以分為3類，即并行時鐘、嵌入式時鐘、前向時鐘，各有各的應用領(lǐng)域。

對于真實的數(shù)據(jù)信號來說，其頻譜會更加復雜一些。比如偽隨機序列(PRBS)碼流的頻譜的包絡類似一個sinc函數(shù)。圖1.4是用同一個發(fā)送芯片分別產(chǎn)生的800Mbps和2.5Gbps的PRBS信號的頻譜，可以看到雖然輸出數(shù)據(jù)速率不一樣，但是信號的主要頻譜能量集中在4GHz以內(nèi)，也并不見得2.5Gbps信號的高頻能量就比800Mbps的高很多。

頻譜儀是對信號能量的頻率分布進行分析的準確的工具，數(shù)字工程師可以借助頻譜分析儀對被測數(shù)字信號的頻譜分布進行分析。當沒有頻譜儀可用時，我們通常根據(jù)數(shù)字信號的上升時間估算被測信號的頻譜能量：

信號的比較高頻率成分=0.5/信號上升時間(10%～90%)

或者當使用20%～80%的上升時間標準時，計算公式如下：

信號的比較高頻率成分=0.4/信號上升時間(20%～80%)

采用并行總線的另外一個問題在于總線的吞吐量很難持續(xù)提升。對于并行總線來說， 其總線吞吐量=數(shù)據(jù)線位數(shù)×數(shù)據(jù)速率。我們可以通過提升數(shù)據(jù)線的位數(shù)來提高總線吞吐  量，也可以通過提升數(shù)據(jù)速率來提高總線吞吐量。以個人計算機中曾經(jīng)非常流行的PCI總  線為例，其**早推出時總線是32位的數(shù)據(jù)線，工作時鐘頻率是33MHz,其總線吞吐量=  32bit×33MHz;后來為了提升其總線吞吐量推出的PCI-X總線，把總線寬度擴展到64位， 工作時鐘頻率比較高提升到133MHz,其總線吞吐量=64bit×133MHz。是PCI插槽  和PCI-X插槽的一個對比，可以看到PCI-X由于使用了更多的數(shù)據(jù)線，其插槽更長。

但是隨著人們對于總線吞吐量要求的不斷提高，這種提升總線帶寬的方式遇到了瓶頸。首先由于芯片尺寸和布線空間的限制，64位數(shù)據(jù)寬度已經(jīng)幾乎是極限了。另外，這64根數(shù)據(jù)線共用一個采樣時鐘，為了保證所有的信號都滿足其建立保持時間的要求，在PCB上布線、換層、拐彎時需要保證精確等長。而總線工作速率越高，對于各條線的等長要求就越高，對于這么多根信號要實現(xiàn)等長的布線是很難做到的。

用邏輯分析儀采集到的一個實際的8位總線的工作時序，可以看到在數(shù)據(jù)從0x00跳變到0xFF狀態(tài)過程中，這8根線實際并不是精確一起跳變的。 抖動是數(shù)字信號，特別是高速數(shù)字信號重要的一個概念，越是高速的信號，其比特周期越短對于抖動要求就嚴格；

數(shù)字信號并行總線與串行總線(Parallel and Serial Bus)

雖然隨著技術(shù)的發(fā)展，現(xiàn)代的數(shù)字芯片已經(jīng)集成了越來越多的功能，但是對于稍微復雜  一點的系統(tǒng)來說，很多時候單獨一個芯片很難完成所有的工作，這就需要和其他芯片配合起  來工作。比如現(xiàn)在的CPU的處理能力越來越強，很多CPU內(nèi)部甚至集成了顯示處理的功  能，但是仍然需要配合外部的內(nèi)存芯片來存儲臨時的數(shù)據(jù)，需要配合橋接芯片擴展硬盤、 USB等接口；現(xiàn)代的FPGA內(nèi)部也可以集成CPU、DSP、RAM、高速收發(fā)器等，但有些  場合可能還需要配合用的DSP來進一步提高浮點處理效率，配合額外的內(nèi)存芯片來擴展  存儲空間，配合用的物理層芯片來擴展網(wǎng)口、USB等，或者需要多片F(xiàn)PGA互連來提高處  理能力。所有這一切，都需要用到相應的總線來實現(xiàn)多個數(shù)字芯片間的互連。如果我們把  各個功能芯片想象成人體的各個功能，總線就是血脈和經(jīng)絡，通過這些路徑，各個功能  模塊間才能進行有效的數(shù)據(jù)交換和協(xié)同工作。 數(shù)字信號的建立/保持時間（Setup/Hold Time）;中國香港數(shù)字信號測試代理商

數(shù)字信號是由“0”和“1”。自動化數(shù)字信號測試高速信號傳輸

為了保證接收端在時鐘有效沿時采集到正確的數(shù)據(jù)，通常都有建立/保持時間的要求，以避免采到數(shù)據(jù)線上跳變時不穩(wěn)定的狀態(tài)，因此這種總線對于時鐘和數(shù)據(jù)線間走線長度的差異都有嚴格要求。這種并行總線在使用中比較大的挑戰(zhàn)是當總線時鐘速率超過幾百MHz后就很難再提高了，因為其很多根并行線很難滿圖1.15并行總線的時鐘傳輸足此時苛刻的走線等長的要求，特別是當總線上同時掛有多個設備時。為了解決并行總線工作時鐘頻率很難提高的問題，一些系統(tǒng)和芯片的設計廠商提出了嵌入式時鐘的概念。其思路首先是把原來很多根的并行線用一對或多對高速差分線來代替，節(jié)省了布線空間；然后把系統(tǒng)的時鐘信息通過數(shù)據(jù)編碼的方式嵌在數(shù)據(jù)流里，省去了專門的時鐘走線。信號到了接收端，接收端采用相應的CDR(clock-datarecovery)電路把數(shù)據(jù)流中內(nèi)嵌的時鐘信息提取出來再對數(shù)據(jù)采樣。圖1.16是一個采用嵌入式時鐘的總線例子。自動化數(shù)字信號測試高速信號傳輸