這種方法由于不需要單獨的時鐘走線，各對差分線可以采用各自的CDR電路，所以對各對線的等長要求不太嚴格(即使要求嚴格也很容易實現(xiàn)，因為走線數(shù)量減少，而且信號都是點對點傳輸)。為了把時鐘信息嵌在數(shù)據(jù)流里，需要對數(shù)據(jù)進行編碼，比較常用的編碼方式有ANSI的8b/10b編碼、64b/66b編碼、曼徹斯特編碼、特殊的數(shù)據(jù)編碼以及對數(shù)據(jù)進行加擾等。

嵌入式時鐘結(jié)構(gòu)的關(guān)鍵在于CDR電路，CDR的工作原理如圖1.17所示。CDR通常用一個PLL電路實現(xiàn)，可以從數(shù)據(jù)中提取時鐘。PLL電路通過鑒相器(PhaseDetector)比較輸入信號和本地VCO(壓控振蕩器)間的相差，并把相差信息通過環(huán)路濾波器(Filter)濾波后轉(zhuǎn)換成低頻的對VCO的控制電壓信號，通過不斷的比較和調(diào)整終實現(xiàn)本地VCO對輸入信號的時鐘鎖定。 示波器進行數(shù)字信號的幅度測試；中國香港校準數(shù)字信號測試

時域數(shù)字信號轉(zhuǎn)換得到的頻域信號如果起來，則可以復(fù)現(xiàn)原來的時域信號。

描繪了直流頻率分量加上基頻頻率分量與直流頻域分量加上基頻和3倍頻頻率分量，以及5倍頻率分量成的時域信號之間的差別，我們可以看到不同頻域分量的所造成的時域信號邊沿的差別。頻域里包含的頻域分量越多，這些頻域分量成的時域信號越接近 真實的數(shù)字信號，高頻諧波分量主要影響信號邊沿時間，低頻的分量影響幅度。當(dāng)然，如果 時域數(shù)字信號轉(zhuǎn)變岀的一個個頻率點的正弦波都疊加起來，則可以完全復(fù)現(xiàn)原來的時域 數(shù)字信號。其中復(fù)原信號的不連續(xù)點的震蕩被稱為吉布斯震蕩現(xiàn)象。 中國香港校準數(shù)字信號測試數(shù)字信號處理的解決方案；

對于典型的3.3V的低電壓TTL(LVTTL)信號來說，判決閾值的下限是0.8V,判決閾 值的上限是2.0V。正是由于判決閾值的存在，使得數(shù)字信號相對于模擬信號來說有更高的 可靠性和抗噪聲的能力。比如對于3.3V的LVTTL信號來說，當(dāng)信號輸出電壓為0V時， 只要噪聲或者干擾的幅度不超過0.8V,就不會把邏輯狀態(tài)由0誤判為1;同樣，當(dāng)信號輸出  電壓為3.3V時，只要噪聲或者干擾的幅度不會使信號電壓低于2.0V,就不會把邏輯狀態(tài)  由1誤判為0。

從上面的例子可以看到，數(shù)字信號抗噪聲和干擾的能力是比較強的。但也需要注意，這 個“強”是相對的，如果噪聲或干擾的影響使得信號的電壓超出了其正常邏輯的判決區(qū)間，數(shù)字信號也仍然有可能產(chǎn)生錯誤的數(shù)據(jù)傳輸。在許多場合，我們對數(shù)字信號質(zhì)量進行分析和 測試的基本目的就是要保證其信號電平在進行采樣時滿足基本的邏輯判決條件。

采用這種時鐘恢復(fù)方式后，由于CDR能跟蹤數(shù)據(jù)中的 一 部分低頻抖動，所以數(shù)據(jù)傳輸 中增加的低頻抖動對于接收端采樣影響不大，因此更適于長距離傳輸。(不過由于受到環(huán)路 濾波器帶寬的限制，數(shù)據(jù)線上的高頻抖動仍然會對接收端采樣產(chǎn)生比較大的影響。)

采用嵌入式時鐘的缺點在于電路的復(fù)雜度增加，而且由于數(shù)據(jù)編碼需要一些額外開銷，降低了總線效率。

隨著技術(shù)的發(fā)展，一些對總線效率要求更高的應(yīng)用中開始采用另一種時鐘分配方式，即前向時鐘(ForwardClocking)。前向時鐘的實現(xiàn)得益于DLL(DelayLockedLoop)電路的成熟。DLL電路比較大的好處是可以很方便地用成熟的CMOS工藝大量集成，而且不會增加抖動。

一個前向時鐘的典型應(yīng)用，總線仍然有單獨的時鐘傳輸通路，而與傳統(tǒng)并行總線所不同的是接收端每條信號路徑上都有一個DLL電路。電路開始工作時可以有一個訓(xùn)練的過程，接收端的DLL在訓(xùn)練過程中可以根據(jù)每條鏈路的時延情況調(diào)整時延，從而保證每條數(shù)據(jù)線都有充足的建立/保持時間。 數(shù)字信號處理中的基礎(chǔ)運算；

值得注意的是，在同步電路中，如果要得到穩(wěn)定的邏輯狀態(tài)，對于采樣時鐘和信號間的時序關(guān)系是有要求的。比如，如果時鐘的有效邊沿正好對應(yīng)到數(shù)據(jù)的跳變區(qū)域附近，可能會采樣到不可靠的邏輯狀態(tài)。數(shù)字電路要得到穩(wěn)定的邏輯狀態(tài)，通常都要求在采樣時鐘有效邊沿到來時被采信號已經(jīng)提前建立一個新的邏輯狀態(tài)，這個提前的時間通常稱為建立時間(SetupTime);同樣，在采樣時鐘的有效邊沿到來后，被采信號還需要保持這個邏輯狀態(tài)一定時間以保證采樣數(shù)據(jù)的穩(wěn)定，這個時間通常稱為保持時間(HoldTime)。如圖1.6所示是一個典型的D觸發(fā)器對建立和保持時間的要求。Data信號在CLK信號的有效邊沿到來t、前必須建立穩(wěn)定的邏輯狀態(tài)，在CLK有效邊沿到來后還要保持當(dāng)前邏輯狀態(tài)至少tn這么久，否則有可能造成數(shù)據(jù)采樣的錯誤。數(shù)字 信號處理系統(tǒng)的基本組成；重慶數(shù)字信號測試商家

上升時間是數(shù)字信號另一個非常關(guān)鍵的參數(shù)，它反映了一個數(shù)字信號在電平切換時邊沿變化的快慢。中國香港校準數(shù)字信號測試

數(shù)字信號的帶寬(Bandwidth)

在進行數(shù)字信號的分析和測試時，了解我們要分析的數(shù)字信號的帶寬是很重要的一點，它決定了我們進行電路設(shè)計時對PCB走線和傳輸介質(zhì)傳輸帶寬的要求，也決定了測試對儀表的要求。

數(shù)字信號的帶寬可以大概理解為數(shù)字信號的能量在頻域的一個分布范圍，由于數(shù)字信號不是正弦波，有很多高次諧波成分，所以其在頻域的能量分布是一個比較復(fù)雜的問題。

傳統(tǒng)上做數(shù)字電路設(shè)計的工程師習(xí)慣根據(jù)信號的5次諧波來估算帶寬，比如如果信號的數(shù)據(jù)速率是100Mbps,其快的0101的跳變波形相當(dāng)于50MHz的方波時鐘，這個方波時鐘的5次諧波成分是250MHz,因此信號的帶寬大概就在250MHz以內(nèi)。這種方法看起來很合理，因為5次諧波對于重建信號的基本波形形狀是非常重要的，但這種方法對于需要進行精確波形參數(shù)測量的場合來說就不太準確了。比如同樣是50MHz 的信號，如果上升沿很陡接近理想方波，其高次諧波能量就比較大；而如果上升沿很緩接近 正弦波，其高次諧波能量就很小。
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