我們經(jīng)常使用到的總線(xiàn)根據(jù)數(shù)據(jù)傳輸方式的不同，可以分為并行總線(xiàn)和串行總線(xiàn)。

并行總線(xiàn)是數(shù)字電路中早也是普遍采用的總線(xiàn)結(jié)構(gòu)。在這種總線(xiàn)上，數(shù)據(jù)線(xiàn)、地址線(xiàn)、控制線(xiàn)等都是并行傳輸，比如要傳輸8位的數(shù)據(jù)寬度，就需要8根數(shù)據(jù)信號(hào)線(xiàn)同時(shí)傳輸；如果要傳輸32位的數(shù)據(jù)寬度，就需要32根數(shù)據(jù)信號(hào)線(xiàn)同時(shí)傳輸。除了數(shù)據(jù)線(xiàn)以外，如果要尋址比較大的地址空間，還需要很多根地址線(xiàn)的組合來(lái)不同的地址空間。圖1.7是一個(gè)典型的微處理器的并行總線(xiàn)的工作時(shí)序，其中包含了1根時(shí)鐘線(xiàn)、16根數(shù)據(jù)線(xiàn)、16根地址線(xiàn)以及一些讀寫(xiě)控制信號(hào)。 模擬信號(hào)和數(shù)字信號(hào)的差異；西藏電氣性能測(cè)試數(shù)字信號(hào)測(cè)試

采用串行總線(xiàn)以后，就單根線(xiàn)來(lái)說(shuō)，由于上面要傳輸原來(lái)多根線(xiàn)傳輸?shù)臄?shù)據(jù)，所以其工作速率一般要比相應(yīng)的并行總線(xiàn)高很多。比如以前計(jì)算機(jī)上的擴(kuò)展槽上使用的PCI總線(xiàn)采用并行32位的數(shù)據(jù)線(xiàn)，每根數(shù)據(jù)線(xiàn)上的數(shù)據(jù)傳輸速率是33Mbps,演變到PCle(PCI-express)的串行版本后每根線(xiàn)上的數(shù)據(jù)速率至少是2.5Gbps(PCIel.0代標(biāo)準(zhǔn)),現(xiàn)在PCIe的數(shù)據(jù)速率已經(jīng)達(dá)到了16Gbps(PCIe4.0代標(biāo)準(zhǔn))或32Gbps(PCIe5.0代標(biāo)準(zhǔn))。采用串行總線(xiàn)的另一個(gè)好處是在提高數(shù)據(jù)傳輸速率的同時(shí)節(jié)省了布線(xiàn)空間，芯片的功耗也降低了，所以在現(xiàn)代的電子設(shè)備中，當(dāng)需要進(jìn)行高速數(shù)據(jù)傳輸時(shí)，使用串行總線(xiàn)的越來(lái)越多。

數(shù)據(jù)速率提高以后，對(duì)于阻抗匹配、線(xiàn)路損耗和抖動(dòng)的要求就更高，稍不注意就很容易產(chǎn)生信號(hào)質(zhì)量的問(wèn)題。圖1.10是一個(gè)典型的1Gbps的信號(hào)從發(fā)送端經(jīng)過(guò)芯片封裝、PCB、連接器、背板傳輸?shù)浇邮斩说男盘?hào)路徑，可以看到在發(fā)送端的接近理想的0、1跳變的數(shù)字信號(hào)到達(dá)接收端后由于高頻損耗、反射等的影響，信號(hào)波形已經(jīng)變得非常惡劣，所以串行總線(xiàn)的設(shè)計(jì)對(duì)于數(shù)字電路工程師來(lái)說(shuō)是一個(gè)很大的挑戰(zhàn)。 中國(guó)臺(tái)灣數(shù)字信號(hào)測(cè)試故障數(shù)字信號(hào)的帶寬（Bandwidth）;

數(shù)字信號(hào)的建立/保持時(shí)間(Setup/HoldTime)

不論數(shù)字信號(hào)的上升沿是陡還是緩，在信號(hào)跳變時(shí)總會(huì)有一段過(guò)渡時(shí)間處于邏輯判決閾值的上限和下限之間，從而造成邏輯的不確定狀態(tài)。更糟糕的是，通常的數(shù)字信號(hào)都不只一路，可能是多路信號(hào)一起傳輸來(lái)一些邏輯和功能狀態(tài)。這些多路信號(hào)之間由于電氣特性的不完全一致以及PCB走線(xiàn)路徑長(zhǎng)短的不同，在到達(dá)其接收端時(shí)會(huì)存在不同的時(shí)延，時(shí)延的不同會(huì)進(jìn)一步增加邏輯狀態(tài)的不確定性。

由于我們感興趣的邏輯狀態(tài)通常是信號(hào)電平穩(wěn)定以后的狀態(tài)而不是跳變時(shí)所的狀態(tài)，所以現(xiàn)在大部分?jǐn)?shù)字電路采用同步電路，即系統(tǒng)中有一個(gè)統(tǒng)一的工作時(shí)鐘對(duì)信號(hào)進(jìn)行采樣。如圖1.5所示，雖然信號(hào)在跳變過(guò)程中可能會(huì)有不確定的邏輯狀態(tài)，但是若我們只在時(shí)鐘CLK的上升沿對(duì)信號(hào)進(jìn)行判決采樣，則得到的就是穩(wěn)定的邏輯狀態(tài)。

 采用AC耦合方式的另一個(gè)好處是收發(fā)端在做互連時(shí)不用太考慮直流偏置點(diǎn)的互相影響， 互連變得非常簡(jiǎn)單，對(duì)于熱插拔的支持能力也更好。

(3)有利于信號(hào)校驗(yàn)。很多高速信號(hào)在進(jìn)行傳輸時(shí)為了保證傳輸?shù)目煽啃?，要?duì)接收 到的信號(hào)進(jìn)行檢查以確認(rèn)收到的信號(hào)是否正確。在8b/10bit編碼表中，原始的8bit數(shù)據(jù)總 共有256個(gè)組合，即使考慮到每個(gè)Byte有正負(fù)兩個(gè)10bit編碼，也只需要用到512個(gè)10bit 的組合。而10bit的數(shù)據(jù)總共可以有1024個(gè)組合，因此有大約一半的10bit組合是無(wú)效的 數(shù)據(jù)，接收端一旦收到這樣的無(wú)效組合就可以判決數(shù)據(jù)無(wú)效。另外，前面介紹過(guò)數(shù)據(jù)在傳輸 過(guò)程中要保證直流平衡， 一旦接收端收到的數(shù)據(jù)中發(fā)現(xiàn)違反直流平衡的規(guī)則，也可以判決數(shù) 據(jù)無(wú)效。因此采用8b/10b編碼以后數(shù)據(jù)本身就可以提供一定的信號(hào)校驗(yàn)功能。需要注意的是，這種校驗(yàn)不是足夠可靠，因?yàn)槔碚撋线€是可能會(huì)有幾個(gè)bit在傳輸中發(fā)生了錯(cuò)誤，但 是結(jié)果仍然符合8b/10b編碼規(guī)則和直流平衡原則。因此，很多使用8b/10b編碼的總線(xiàn)還 會(huì)在上層協(xié)議上再做相應(yīng)的CRC校驗(yàn)(循環(huán)冗余校驗(yàn))。 傳統(tǒng)的數(shù)字信號(hào)帶寬計(jì)算；

高速數(shù)字接口與光電測(cè)試

看起來(lái)我們好像找到了解決問(wèn)題的方法，但是，在真實(shí)情況下，理想窄的脈沖或者無(wú)限 陡的階躍信號(hào)是不存在的，不僅難以產(chǎn)生而且精度不好控制，所以在實(shí)際測(cè)試中更多使用正 弦波進(jìn)行測(cè)試得到頻域響應(yīng)，并通過(guò)相應(yīng)的物理層測(cè)試系統(tǒng)軟件進(jìn)行頻域到時(shí)域的轉(zhuǎn)換以 得到時(shí)域響應(yīng)。相比其他信號(hào)，正弦波更容易產(chǎn)生，同時(shí)其頻率和幅度精度更容易控制。矢 量網(wǎng)絡(luò)分析儀(Vector Network Analyzer,VNA)可以在高達(dá)幾十GHz 的頻率范圍內(nèi)通過(guò)  正弦波掃頻的方式精確測(cè)量傳輸通道對(duì)不同頻率的反射和傳輸特性，動(dòng)態(tài)范圍可以達(dá)到 100dB以上，所以在現(xiàn)代高速數(shù)字信號(hào)質(zhì)量的分析中，會(huì)借助高性能的矢量網(wǎng)絡(luò)分析儀對(duì)高 速傳輸通道的特性進(jìn)行測(cè)量。矢量網(wǎng)絡(luò)分析儀測(cè)到的一段差分傳輸線(xiàn)的通道損 耗及根據(jù)這個(gè)測(cè)量結(jié)果分析出的信號(hào)眼圖。
數(shù)字通信的帶寬表征為：bit的傳輸速率；西藏電氣性能測(cè)試數(shù)字信號(hào)測(cè)試

數(shù)字信號(hào)是由“0”和“1”。西藏電氣性能測(cè)試數(shù)字信號(hào)測(cè)試

數(shù)字信號(hào)的均衡(Equalization)

前面介紹了預(yù)加重或者去加重技術(shù)對(duì)于克服傳輸通道損耗、改善高速數(shù)字信號(hào)接收端信號(hào)質(zhì)量的作用，但是當(dāng)信號(hào)速率進(jìn)一步提高或者傳輸距離更長(zhǎng)時(shí)，**在發(fā)送端已不能充分補(bǔ)償傳輸通道帶來(lái)的損耗，這時(shí)就需要在接收端同時(shí)使用均衡技術(shù)來(lái)進(jìn)一步改善信號(hào)質(zhì)量。所謂均衡，是在數(shù)字信號(hào)的接收端進(jìn)行的一種補(bǔ)償高頻損耗的技術(shù)。常見(jiàn)的信號(hào)均衡技術(shù)有3種：CTLE(ContinuousTimeLinearEqualization)、FFE(FeedForwardEqualization)和DFE(DecisionFeedbackEqualization).CTLE是在接收端提供一個(gè)高通濾波器，這個(gè)高通濾波器可以對(duì)信號(hào)中的主要高頻分量進(jìn)行放大，這一點(diǎn)和發(fā)送端的預(yù)加重技術(shù)帶來(lái)的效果是類(lèi)似的。有些速率比較高的總線(xiàn)，為了適應(yīng)不同鏈路長(zhǎng)度損耗的影響，還支持多擋不同增益的CTLE均衡器。圖1.35是PCle5.0總線(xiàn)在接收端使用的CTLE均衡器的頻響曲線(xiàn)的例子。 西藏電氣性能測(cè)試數(shù)字信號(hào)測(cè)試