制定DDR 內(nèi)存規(guī)范的標(biāo)準(zhǔn)化組織是JEDEC(Joint Electron Device Engineering  Council,)。按照J(rèn)EDEC組織的定義， DDR4 的比較高數(shù)據(jù)速率已經(jīng) 達(dá)到了3200MT/s以上，DDR5的比較高數(shù)據(jù)速率則達(dá)到了6400MT/s以上。在2016年之 前，LPDDR的速率發(fā)展一直比同一代的DDR要慢一點(diǎn)。但是從LPDDR4開始，由于高性 能移動(dòng)終端的發(fā)展，LPDDR4的速率開始趕超DDR4。LPDDR5更是比DDR5搶先一步在 2019年完成標(biāo)準(zhǔn)制定，并于2020年在的移動(dòng)終端上開始使用。DDR5的規(guī)范 (JESD79-5)于2020年發(fā)布，并在2021年開始配合Intel等公司的新一代服務(wù)器平臺(tái)走向商 用。圖5.2展示了DRAM技術(shù)速率的發(fā)展。D9050DDRC DDR5 發(fā)射機(jī)合規(guī)性測(cè)試軟件.DDR測(cè)試DDR一致性測(cè)試方案

自動(dòng)化一致性測(cè)試

因?yàn)镈DR3總線測(cè)試信號(hào)多，測(cè)試參數(shù)多，測(cè)試工作量非常大，所以如果不使用自動(dòng)化 的方案，則按Jedec規(guī)范完全測(cè)完要求的參數(shù)可能需要7?14天。提供了全自動(dòng)的DDR測(cè)試 軟件，包括：支持DDR2/LPDDR2的N5413B軟件；支持DDR3/LPDDR3的U7231B軟件； 支持DDR4的N6462A軟件。DDR測(cè)試軟件的使用非常簡(jiǎn)便，用戶只需要 按順序選擇好測(cè)試速率、測(cè)試項(xiàng)目并根據(jù)提示進(jìn)行參數(shù)設(shè)置和連接，然后運(yùn)行測(cè)試軟件即可。 DDR4測(cè)試軟件使用界面的例子。 浙江DDR一致性測(cè)試維修電話DDR DDR2 DDR3 DDR4 和 DDR5 內(nèi)存帶寬；

DDR4/5與LPDDR4/5 的信號(hào)質(zhì)量測(cè)試

由于基于DDR顆粒或DDR DIMM的系統(tǒng)需要適配不同的平臺(tái)，應(yīng)用場(chǎng)景千差萬別， 因此需要進(jìn)行詳盡的信號(hào)質(zhì)量測(cè)試才能保證系統(tǒng)的可靠工作。對(duì)于DDR4及以下的標(biāo)準(zhǔn) 來說，物理層一致性測(cè)試主要是發(fā)送的信號(hào)質(zhì)量測(cè)試；對(duì)于DDR5標(biāo)準(zhǔn)來說，由于接收端出 現(xiàn)了均衡器，所以還要包含接收測(cè)試。

DDR信號(hào)質(zhì)量的測(cè)試也是使用高帶寬的示波器。對(duì)于DDR的信號(hào)，技術(shù)規(guī)范并沒有 給出DDR信號(hào)上升/下降時(shí)間的具體參數(shù)，因此用戶只有根據(jù)使用芯片的實(shí)際快上升/ 下降時(shí)間來估算需要的示波器帶寬。通常對(duì)于DDR3信號(hào)的測(cè)試，推薦的示波器和探頭的帶寬在8GHz;DDR4測(cè)試建議的測(cè)試系統(tǒng)帶寬是12GHz;而DDR5測(cè)試則推薦使用 16GHz以上帶寬的示波器和探頭系統(tǒng)。

前面介紹過，JEDEC規(guī)范定義的DDR信號(hào)的要求是針對(duì)DDR顆粒的引腳上的，但 是通常DDR芯片采用BGA封裝，引腳無法直接測(cè)試到。即使采用了BGA轉(zhuǎn)接板的方 式，其測(cè)試到的信號(hào)與芯片引腳處的信號(hào)也仍然有一些差異。為了更好地得到芯片引腳 處的信號(hào)質(zhì)量， 一種常用的方法是在示波器中對(duì)PCB走線和測(cè)試夾具的影響進(jìn)行軟件的 去嵌入(De-embedding)操作。去嵌入操作需要事先知道整個(gè)鏈路上各部分的S參數(shù)模型 文件(通常通過仿真或者實(shí)測(cè)得到),并根據(jù)實(shí)際測(cè)試點(diǎn)和期望觀察到的點(diǎn)之間的傳輸函數(shù)， 來計(jì)算期望位置處的信號(hào)波形，再對(duì)這個(gè)信號(hào)做進(jìn)一步的波形參數(shù)測(cè)量和統(tǒng)計(jì)。展示了典型的DDR4和DDR5信號(hào)質(zhì)量測(cè)試環(huán)境，以及在示波器中進(jìn)行去嵌入操作的 界面。DDR、DDR2、DDR3 和 DDR4 設(shè)計(jì)與測(cè)試解決方案；

DDR時(shí)鐘總線的一致性測(cè)試

DDR總線參考時(shí)鐘或時(shí)鐘總線的測(cè)試變得越來越復(fù)雜，主要測(cè)試內(nèi)容可以分為兩方面：波形參數(shù)和抖動(dòng)。波形參數(shù)主要包括：Overshoot（過沖）；Undershoot（下沖）；SlewRate（斜率）；RiseTime（上升時(shí)間）和FallTime（下降時(shí)間）；高低時(shí)間；DutyCycle（占空比失真）等，測(cè)試較簡(jiǎn)單，在此不再贅述。抖動(dòng)測(cè)試則越來越復(fù)雜，以前一般只是測(cè)試Cycle-CycleJitter（周期到周期抖動(dòng)），但是當(dāng)速率超過533MT/S的DDR2&3時(shí)，測(cè)試內(nèi)容相當(dāng)多，不可忽略。表7-15是DDR2667的規(guī)范參數(shù)。對(duì)這些抖動(dòng)參數(shù)的測(cè)試需要用軟件實(shí)現(xiàn)，比如Agilent的N5413ADDR2時(shí)鐘表征工具。測(cè)試建議用系統(tǒng)帶寬4GHz以上的差分探頭和示波器，測(cè)試點(diǎn)在DIMM上靠近DRAM芯片的位置，被測(cè)系統(tǒng)建議運(yùn)行MemoryTest類的總線加壓軟件。 DDR4 和 LPDDR4 一致性測(cè)試軟件。吉林測(cè)量DDR一致性測(cè)試

DDR4/LPDDR4 一致性測(cè)試；DDR測(cè)試DDR一致性測(cè)試方案

克勞德高速數(shù)字信號(hào)測(cè)試實(shí)驗(yàn)室

一個(gè)實(shí)際的DDR4總線上的讀時(shí)序和寫時(shí)序。從兩張圖我們可 以看到，在實(shí)際的DDR總線上，讀時(shí)序、寫時(shí)序是同時(shí)存在的。而且對(duì)于讀或者寫時(shí)序來 說，DQS(數(shù)據(jù)鎖存信號(hào))相對(duì)于DQ(數(shù)據(jù)信號(hào))的位置也是不一樣的。對(duì)于測(cè)試來說，如果 沒有軟件的輔助，就需要人為分別捕獲不同位置的波形，并自己判斷每組Burst是讀操作還 是寫操作，再依據(jù)不同的讀/寫規(guī)范進(jìn)行相應(yīng)參數(shù)的測(cè)試，因此測(cè)量效率很低，而且無法進(jìn)行 大量的測(cè)量統(tǒng)計(jì)。 DDR測(cè)試DDR一致性測(cè)試方案