前面介紹過,JEDEC規(guī)范定義的DDR信號的要求是針對DDR顆粒的引腳上的,但 是通常DDR芯片采用BGA封裝,引腳無法直接測試到。即使采用了BGA轉(zhuǎn)接板的方 式,其測試到的信號與芯片引腳處的信號也仍然有一些差異。為了更好地得到芯片引腳 處的信號質(zhì)量, 一種常用的方法是在示波器中對PCB走線和測試夾具的影響進行軟件的 去嵌入(De-embedding)操作。去嵌入操作需要事先知道整個鏈路上各部分的S參數(shù)模型 文件(通常通過仿真或者實測得到),并根據(jù)實際測試點和期望觀察到的點之間的傳輸函數(shù), 來計算期望位置處的信號波形,再對這個信號做進一步的波形參數(shù)測量和統(tǒng)計。展示了典型的DDR4和DDR5信號質(zhì)量測試環(huán)境,以及在示波器中進行去嵌入操作的 界面。DDR眼圖測試及分析DDR穩(wěn)定性測試\DDR2一致性測試;黑龍江DDR一致性測試多端口矩陣測試
如果PCB的設(shè)計密度不高,用戶有可能在DDR顆粒的引腳附近找到PCB過孔,這時可以用焊接或點測探頭在過孔上進行信號測量。DDR總線信號質(zhì)量測試時經(jīng)常需要至少同時連接CLK、DQS、DQ等信號,且自動測試軟件需要運行一段時間,由于使用點測探頭人手很難長時間同時保持幾路信號連接的可靠性,所以通常會使用焊接探頭測試。有時為了方便,也可以把CLK和DQS焊接上,DQ根據(jù)需要用點測探頭進行測試。有些用戶會通過細銅線把信號引出再連接示波器探頭,但是因為DDR的信號速率很高,即使是一段1cm左右的沒有匹配的銅線也會嚴重影響信號的質(zhì)量,因此不建議使用沒有匹配的銅線引出信號。有些示波器廠商的焊接探頭可以提供稍長一些的經(jīng)過匹配的焊接線,可以嘗試一下這種焊接探頭。圖5.13所示就是一種用焊接探頭在過孔上進行DDR信號測試的例子。黑龍江DDR一致性測試多端口矩陣測試DDR眼圖讀寫分離的傳統(tǒng)方法。
DDR4/5與LPDDR4/5 的信號質(zhì)量測試
由于基于DDR顆?;駾DR DIMM的系統(tǒng)需要適配不同的平臺,應用場景千差萬別, 因此需要進行詳盡的信號質(zhì)量測試才能保證系統(tǒng)的可靠工作。對于DDR4及以下的標準 來說,物理層一致性測試主要是發(fā)送的信號質(zhì)量測試;對于DDR5標準來說,由于接收端出 現(xiàn)了均衡器,所以還要包含接收測試。
DDR信號質(zhì)量的測試也是使用高帶寬的示波器。對于DDR的信號,技術(shù)規(guī)范并沒有 給出DDR信號上升/下降時間的具體參數(shù),因此用戶只有根據(jù)使用芯片的實際快上升/ 下降時間來估算需要的示波器帶寬。通常對于DDR3信號的測試,推薦的示波器和探頭的帶寬在8GHz;DDR4測試建議的測試系統(tǒng)帶寬是12GHz;而DDR5測試則推薦使用 16GHz以上帶寬的示波器和探頭系統(tǒng)。
工業(yè)規(guī)范標準,Specification:如果所設(shè)計的功能模塊要實現(xiàn)某種工業(yè)標準接口或者協(xié)議,那一定要找到相關(guān)的工業(yè)規(guī)范標準,讀懂規(guī)范之后,才能開始設(shè)計。
因此,為實現(xiàn)本設(shè)計實例中的DDR模塊,需要技術(shù)資料和文檔。
由于我們要設(shè)計DDR存諸模塊,那么在所有的資料當中,應該較早了解DDR規(guī)范。通過對DDR規(guī)范文件JEDEC79R]的閱讀,我們了解到,設(shè)計一個DDR接口,需要滿足規(guī)范中規(guī)定的DC,AC特性及信號時序特征。下面我們從設(shè)計規(guī)范要求和器件本身特性兩個方面來解讀,如何在設(shè)計中滿足設(shè)計要求。 DDR2 3 4物理層一致性測試;
對于嵌入式應用的DDR的協(xié)議測試, 一般是DDR顆粒直接焊接在PCB板上,測試可 以選擇針對邏輯分析儀設(shè)計的BGA探頭。也可以設(shè)計時事先在板上留測試點,把被測信 號引到一些按一定規(guī)則排列的焊盤上,再通過相應探頭的排針頂在焊盤上進行測試。
協(xié)議測試也可以和信號質(zhì)量測試、電源測試結(jié)合起來,以定位由于信號質(zhì)量或電源問題 造成的數(shù)據(jù)錯誤。圖5.23是一個LPDDR4的調(diào)試環(huán)境,測試中用邏輯分析儀觀察總線上 的數(shù)據(jù),同時用示波器檢測電源上的紋波和瞬態(tài)變化,通過把總線解碼的數(shù)據(jù)和電源瞬態(tài)變 化波形做時間上的相關(guān)和同步觸發(fā),可以定位由于電源變化造成的總線讀/寫錯誤問題。 DDR4 一致性測試平臺插件。黑龍江DDR一致性測試多端口矩陣測試
DDR5 接收機一致性和表征測試應用軟件。黑龍江DDR一致性測試多端口矩陣測試
制定DDR 內(nèi)存規(guī)范的標準化組織是JEDEC(Joint Electron Device Engineering Council,)。按照JEDEC組織的定義, DDR4 的比較高數(shù)據(jù)速率已經(jīng) 達到了3200MT/s以上,DDR5的比較高數(shù)據(jù)速率則達到了6400MT/s以上。在2016年之 前,LPDDR的速率發(fā)展一直比同一代的DDR要慢一點。但是從LPDDR4開始,由于高性 能移動終端的發(fā)展,LPDDR4的速率開始趕超DDR4。LPDDR5更是比DDR5搶先一步在 2019年完成標準制定,并于2020年在的移動終端上開始使用。DDR5的規(guī)范 (JESD79-5)于2020年發(fā)布,并在2021年開始配合Intel等公司的新一代服務器平臺走向商 用。圖5.2展示了DRAM技術(shù)速率的發(fā)展。黑龍江DDR一致性測試多端口矩陣測試